レジスタファイル・命令・シーケンサ

現在、CSの勉強のために、コンピュータアーキテクチャ (電子情報通信レクチャーシリーズ)を読んでいる。

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f:id:serip39:20220226172001j:plain — 主記憶装置を含む演算実行機構

前回は主記憶装置に焦点を当てたが、今回はレジスタ、制御信号群に焦点をあて整理をしてみる。

レジスタファイル
汎用レジスタとアキュムレータ
命令
シーケンサ
- 分岐命令
まとめ
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レジスタファイル

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レジスタファイルは、複数のレジスタが集まったものである。レジスタもメモリ同様にアドレスを持っており、アドレスを使ってアクセスすることができる。（AVRのデータシートを確認すると、AVRの汎用レジスタは32個のレジスタで構成されており、アドレス付けされていることが確認できる。）また、レジスタファイルは2つの読み出しポートと1つの書き込みポートの3ポートを備えている。

主記憶装置とレジスタファイルの違い

	主記憶装置	レジスタファイル
メモリ	DRAM	高速SRAM
アクセス	1回に1語のみ	3ポートの並列アクセス可能（2語の読出しと1語の書込み）

上記の図ではレジスタ内部を省略していたが、3ポートの並列アクセスを可能にするにはマルチポートのレジスタが必要となる。マルチポートを実現するには、差動ビット線方式とシングルエンドの2つがある。

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Decoder：入力されたアドレスに応じて、一つのwordlineを選択してHIGHにする回路
wordline：任意のwordlineがHIGHになると、横一列の各セルの入出力が可能となる
Write Amp：書き込みデータ信号を作動のビット線信号に変換する回路
Senese Amp：セルから読み出された差動信号を検出して結果を出力する回路
read/write：読み込み・書き込み選択信号

差動ビット線方式 ReadもWriteもできるポートが2個ある。ただし、ポートを増やした分だけ、WriteAmpとSenseAmpも追加する必要がある。

シングルエンド 2つのReadポートと1つのWriteポートがある。差動ビット線方式ではないため、WriteAmpとSenseAmpは不要である。

両者の違いは以下の通りである。

差動ビット線方式：2つの異なるアドレスレジスタへの同時書き込みが可能
シングルエンド：Writeポートは1つしかないので、複数のアドレスへの同時書き込みは不可能

そして、上記の簡易図は、シングルエンドを採用していることを想定している。（回路面積などの問題に関しては、今回割愛している。）

汎用レジスタとアキュムレータ

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CPUの内部の一時記憶装置であるレジスタには大きく分けて2つの方式がある。

汎用レジスタ方式
演算データを一時的に保管するレジスタを複数持つ場合、この複数のレジスタ群を「汎用レジスタ（GR）」と呼ぶ。そして、汎用レジスタは、レジスタファイルというハードウェアモジュールで実装される。
アキュムレータ方式
演算データを保管するレジスタが1つしかない場合、このレジスタを「アキュムレータ（Accumulator："AC"or"A"）」と呼ぶ。アキュムレータ方式の場合、演算は必ずアキュムレータとメモリ間で行われる。

汎用レジスタの場合、2つのレジスタ間で演算ができるため、高速演算が可能である。アキュムレータ方式は、汎用レジスタ方式と比較して、回路が簡単なため安価に実装できる。

命令

命令とは、制御信号を生成して、コンピューターの動作を決定するものである。

コンピュータの発明の最も偉大な点は、命令を一つのデータ（命令語, instruction word）として表現できることである。

プログラムは、命令の集まったものであり、上から順番に命令を実行することで処理が進む。命令もデータとして格納できることで、毎回入力せずとも同じ処理を繰り返し実行できている。今となっては当たり前に感じるが、この命令も一つのデータとして表現することがコンピュータ発明の偉大な点というのは、すごく腑に落ちた。具体的には、プログラムという命令の集まりはメモリに格納されており、命令は1つずつ順番に取り出され（fetch）、解読（decode）・実行（execute）されることで処理が進行される。

命令の種類

算術論理演算命令
データ転送命令（メモリ⇆レジスタ間のデータ移動、メモリ操作）
条件分岐命令

以下のブロック図をもとに、命令がどのように実行されるかを確認する。 f:id:serip39:20220306165204j:plain

用語の説明

主記憶装置メモリ
- CPUと内部バスで接続され、プログラムや命令が格納されている（RAM）
メモリアドレスレジスタ（Memory Address Regster：MAR）
- メモリに対してこれから操作するアドレスを格納しておくレジスタ
- メモリはこの値を参照して指定されたアドレスにアクセスする
メモリデータレジスタ（Memory Data Register：MDR）
- メモリから読み出したデータを格納しておくレジスタ
- メモリに書き込むデータを格納しておくレジスタ
制御装置
- メモリにあるプログラムや命令を1個ずつ取り出し（fetch）、解読（decode）して制御する
プログラムカウンタ（Program Counter：PC）
- 次に実行する命令のアドレスを格納しておくレジスタ
- 一度参照されると、自動的に次の命令のアドレスにカウントアップする
- 命令アドレスレジスタ、逐次制御カウンタとも呼ばれる
MUX（multiplexer）
- 複数の信号を入力として受け取り、1つの信号を出力する回路
命令レジスタ（Instraction Register：IR）
- メモリから読み出した命令を格納しておくレジスタ
命令デコーダ（Instraction Decoder：IDC）
- IRに保存されている命令を解読して、ALUや各種レジスタへの制御信号を生成する
演算装置
- 制御装置から送られてくる制御信号に従い、ALUとレジスタで算術論理演算を行う
アキュムレータ（accumulator：A, AC, ACC）
- 演算の対象となるデータや演算結果を格納しておくレジスタ
- 演算結果を保持するアキュムレータのビット数がCPUの演算処理のビット数となる
ALU（Arithmetic Logic Unit）
- 算術演算, 論理演算, ビットシフト操作を行う
フラグレジスタ（Flag Register：FR）
- 以下のような演算結果の状態（ステータス）を格納しておくレジスタ
  - OF（Overflow Flag）：桁あふれ
  - SF（Sign Flag）：演算結果が負の値
  - ZF（Zero Flag）：演算結果がゼロ
汎用レジスタ（General Register：GR）
- アキュムレータとメモリアドレスレジスタを兼ね備えたレジスタ
- 演算結果やデータを一時的に保存する
- メモリのアクセス時にアドレス指定に使用する

CPUとメモリの間でのデータのやり取りは必ずメモリアドレスレジスタ（MAR）とメモリデータレジスタ（MDR）を介して行われるものとする。

メモリからデータを読み出す際は、まず、読み出すデータのあるアドレスをMARに設定し、読み出し信号を送ると、（MAR）番地のデータがMDRに設定される。そして、MDRから、IRやGRなどにデータが送られる。
メモリにデータを書き込む際は、まず、書き込み先のアドレスをMARに設定し、書き込むデータをMDRに設定する。そして、書き込み信号を送ると、MDRの内容が（MAR）番地に書き込まれる。

命令フェッチ

プログラムカウンタにプログラムの先頭の命令アドレスが設定されている状態から、メモリから最初の命令を読み出す。 f:id:serip39:20220306165229j:plain

PCにある先頭の命令アドレスをMARに設定し、PCをカウントアップして次の命令を指すようにする
CPUがメモリから命令を読み出す（フェッチする）
- メモリは（MAR）番地のデータをMDRに書き込む
- CPUは読み出したデータをIRに格納する
IDCでIRのデータを解読して、制御信号を生成する（現時点では、命令を解読すると、必要な制御信号が必要なタイミングで生成されることとする。本来であれば、命令に対してCPUの各部分を時系列で制御する必要がある。）

上記を繰り返すことで、命令の集まりであるプログラムが順番に実行されて、処理を実現することができる。